현재 램으로 사용하고있는 DRAM의 캐패시터 12나노~14나노밖에 못만드는데,

왜 다른 반도체는 2나노까지 만들었는데 12나노 이하로 만들수 없었던걸까?

그건 누설전류 때문이야.

왼쪽에 캐패시터가 있는데, 이때 절연체에 닿는 산화막의 면적이 넓어질수록

전하가 열로 전환되는 양이 증가하게 되지.

이 말은 무슨말이냐면 캐패시터의 절연체 부분을 키워 전하 저장량을 키워도

산화막을 통해 열로 전환되는 양이 늘어나면서 전하 저장량보다 전하가 열로 전환되는양이 커진다는거야.

열이 높아지게 되는거지.

그래서 0.01나노에서도 누설전류 없이 가능하게 하려면 설계를 변경해야 하는데,

게이트에서 전압을 주면 소스에서 전류가 드레인으로 흐르지.

이때 캐패시터를 산화막 안에 넣어뒀어.

A는 산화막이고, 채널이야. 전류가 흐르는 곳이지.

B는 진공의 공간인데, 나중에 전류가 흐르면서 산화막이 팽창했을때 까지 고려하는데,

산화막이 닿는 면적이 최소화 되면서 전하가 유지되는거지.

적층 방식의 캐패시터 방식과 수직 트렌지스터를 결합하고

산화막의 높아와 밀도를 높이고, 캐패시터를 적층 방식으로 바꾸는거야.

캐패시터를 다공성 구조로 만들어 면적을 넓히면 전하 저장량은 더 높아지고 더 작은 크기로 만들수있어