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반도체 2나노 이하가 불가능하다고 결론 내린 이유.jpg

GravityNgc |2023.09.04 14:22
조회 38 |추천 0

 

반도체 업계에서 2나노 이하가 불가능하다고 결론 내린 이유는


더이상 물리적으로 빛의 크기를 줄일수가 없다는거고


누설전류를 막을수 없다는것 때문이였지.


빛의 크기를 줄이는 방법은 빛의 밀도를 낮추고, 축소 배율을 높이는거지.


렌즈 필터 ND1000000의 경우, 투과된 빛의 밀도를 1/100만으로 낮춰주는데,


이것을 2개를 겹치게 되면 빛의 밀도가 1조배 낮아지게되지.


이 낮아진 밀도의 빛이 공기에 노출되면 빛의 에너지가 사라지겠지.


그래서 진공상태에서 해야돼,


밀도가 낮아진 빛을 축소 렌즈를 이용해, 하나의 접점에서 만나게 하는거야.


이때 빛의 밀도가 낮아지만큼 빛의 에너지가 작아지게 되는거야.


밀도가 1조배가 낮아진 빛이 하나의 접점에서 모아 단위면적당 발생하는 에너지량으로 


축소율을 알수가있게 되는거지.


접점이 0.01CM 뒤로 밀려났는데, 빛의 크기가 약 1조배가 작아질수있다는거야.


여기서 빛의 크기를 줄이는것 보다 더 중요한것은 바로 해상도인데,


100만배 확대하려면 빛을 모아서 빈공간을 체워서 해상도를 높이지.


하지만 축소하려면 단위면적당 밀도가 높아져서, 형상이 빛으로 번져버려,


하지만 축소 배율에 맞게 빛의 밀도만 낮춰주면 오히려 해상도가 좋아진다는거야.


그래서 확대를 하려면 빈 공간을 AI를 통해서 추측을 통해서 공간을 체워 해상도를


높이는 기술을 구현해야되는 반면 축소하는경우 빛의 밀도만 정확하게 낮춰주면,


해상도를 높게 구현할수있다는거야.


축소할때 처음에 만들어진 빛이 중요한데, 


6인치보다 좀 더 크게 형틀을 만들고 정교하게 만든뒤, 


빛을 충분하게 쐬줘서, 반사된 빛을 1억~1조배까지 축소하더래도,


높은 해상도를 구현하도록 하면 되겠지.


그리고 다음이 누설 전류인데,


반도체가 나노화되는 과정에서 전자의 크기가 작아져.


그러다 보면 웨이퍼의 산화막의 밀도가 상대적으로 낮아지는거야.


전자가 움직이는 통로의 폭이 10CM일때와 0.1CM일때와 같은 균열일때


누설전류량을 비교하면 비율상 0.1CM가 더 높다는거지.


그래서 여러가지 문제가 생기는데, 이것은 웨이퍼를 밀도가 높은 그래핀으로 코팅하는거야


그리고 산화막을 건식으로 만들어서 산화막의 밀도를 높여줘서, 누설전류가 발생하지 않도록 하는거지.


여기서 식각 공정에서 좀 더 깊게 식각을 하고, 그 안에 밀도가 높은 절연체를 넣어주고,


그 뒤에 한번 더 식각공정을 해서 누설전류를 막아주는거지.


0.01나노 반도체는 시작에 불과할꺼고, 


이때가면 나노가 아니라 1아토 반도체가 등장할텐데,


10의 -18승으로 1나노보다 약 10억배 작은 아토미터 반도체가 등장할거라는거지.


아토미터 반도체가 등장하게 되면 스마트폰이 현재 사용하는 슈퍼컴퓨터보다


처리 속도나 처리반응속도가 매우 높아지는데,


1개의 연산 구슬을 돌리는데 크기가 10억배가 작아지면 거리도 10억배가 작아지지.


이 말은 처리 속도나 연산 속도가 비약적으로 상승한다는거야.


전성비도 매우 우수해지겠지.


그런데 이제 반도체의 소자 성형을 해야 하는데



 

Planar FET 다음이 FIN FET 다음이 GAAFET 그 다음이 MBCFET인데,


한 개의 소자안에 채널과 게이트 비율이 달라지는데, MBC FET의 경우, 


전압이 낮아도 충분한 전류를 흘려보낼수있는데, 


상대적으로 채널의 면적을 넓히거나, 전류가 흐르는 속도인 클럭을 높여서,


한번에 전송되는 전류량을 높여, 전압을 낮추도록 하는거야. 


전압을 높아지게 되면 누설전류량이 많아지고 저항이 커지면서 소자가 타버리게 되는데,


PLANAR FET 처럼 소자를 만들면 전압을 높여도 소자가 타지 않아.


미래에는 저전력 고성능을 구현하려면 CPU의 절대 면적을 넓혀주거나 클럭을 높여줘야 돼,


쉽게 말하면 CPU에 장착된 반도체의 크기가 3CM X3CM 라면 6CM X 6CM로 늘려주고,


채널의 면적을 넓혀서 낮은 전압으로도 충분한 전류를 흐르도록 하거나.


CPU의 채널의 면적을 줄이고, 높은 클럭을 유지하면서 CPU의 전압을 낮추는거지.


클럭이 빠를수록 반응속도나 처리속도가 빠르기 때문에, 딜레이 현상이 줄어드닌깐,


GAAFET으로 고클럭 고전압을 택하거나 MBCFET으로 저클럭 저전압을 택하거나 해야겠지.


클럭을 높이거나 채널의 면적을 넓히면 전압을 낮출수있다는 말이야.





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